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2025-08-22T11:02:34Z

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'''正反器'''（英語：'''Flip-flop , FF'''），中國大陸的譯作「建築」、臺灣佮香港的譯作「正反器」，是一種有兩種穩態的用佇儲存的元件，會當記錄二進位數位訊號「一」和「零」。正反器是一種雙穩態加諧振盪器（'''bistable multivibrator'''）。這个電路伊會當通過一个或者是濟施加佇咧控制輸入捀的訊號來改變家己的狀態，並會有一个矣兩个輸出。正反器是構成序向邏輯電路佮各種複雜數位系統的基本邏輯單元。正反器佮暝鎖是佇咧電腦、通訊佮真濟其他類型的系統內底使用的數位電子系統的基本組成部份。

正反器的線路圖是由邏輯組合而成，其結構攏由 SR 鋪鎖衍生來（廣義的正反器包括儉鎖）。正反器會當處理輸入、輸出訊號佮時序脈波（CK）之間的互相影響。遮的正反器特指 flip-flop，flip-flop 一詞主要是講有兩个狀態互相改變，像程式語言內底用 flip-flop buffer（翻譯做雙緩衝）。

==正反器的種類==

正反器會當分做幾種常見的類型：'''SR'''（設定－重設，" set-reset "）,'''D'''（數據抑是延延，" data " or " delay "）,'''T'''（反轉，" toggle "），和'''JK'''。以上類型的正反器攏會當用特徵方程，以現有的輸入、輸出訊號（Q），導出後一下（即後個時鐘脈衝的）輸出（Qnext）。

===RS 正反器===

基本 RS 正反器閣講 SR ma鎖，是正反器中上簡單的一種，也是各種其他類型正反器的基本組成部份。兩个反佮抑是閘倒反的輸入端輸出端進行交叉叉叉合抑是首尾相接，即可構成一个基本 RS 正反器。

當 R 佮 S 攏為低電位，回授會予 Q 佮 Q（Q 的反相）保持一个固定的狀態。當 S（Set）為高電位，R（Reset）為低電位時候，輸出 Q 會予人強制設定做是高電位；顛倒反的，當 S 為低電位，R 為高電位的時陣，輸出 Q 會予人強制設定做低電位。

特徵方程為 $ Q _ { next }=S + { \ overline { R } } Q $，而且 RS=零。

===D 正反器===

D 正反器有一个輸入、一个輸出佮一个時脈輸入，彼个時陣脈是對零轉落去，輸出的值會佮輸入的值相等。這款正反器這款會當用佇防止因為雜訊所帶來的錯誤，佮通過管線增加處理數據的數量。

$ $
Q _ { next }=D
$ $

誠值表示落來 :

===JK 正反器===

JK 正反器設有兩个輸入，其輸出的值以下的算式來決定。

$ $
Q _ { next }={ \ overline { K } } Q + J { \ overline { Q } }
$ $

JK 正反器佮正反器中上基本的 RS 正反器結構相仝，其區別在，RS 正反器無允准 R 佮 S 同時為一，而且 JK 正反器允准 J 佮 K 同時為一。當 J 佮 K 同時變做一的同時，輸出的值狀態會反轉。也就是講，原來是零的話，變做一；原來是一个，變做零。

對應表如下 :

===T 正反器===

T 正反器（Toggle Flip-Flop，or Trigger Flip-Flop）有一个輸入佮輸出，彼个時陣脈是對零轉落去：若輸入端 T 為一，是輸出端的狀態 Q 發生反轉；若輸入端 T 為零，是輸出端的狀態 Q 保持袂變。共 JK 正反器的 J 和 K 輸入點連接做伙，這个即構成一个 T 正反器。

所以 T 觸發器的算式為：

$ $
Q _ { next }={ \ overline { T } } Q + T { \ overline { Q } }=Q \ oplus T
$ $

==仝步正反器==

佇一个較複雜的數位系統內底，需要濟个正反器反轉的時間仝步，這个時陣需要附加門控電路來構成同步正反器。

==主對正反器==

為著欲防止空反現象對正反器實際工作的影響，主要結構正反器予人研製出來。

===主要對 RS 正反器===

伊由兩个仝步 RS 正反器以及一个反相器所構成。

===主要對 JK 正反器===

因為主要 RS 正反器對輸入訊號有所約束（R 佮 S 袂當同時為一），閣開發出矣主要 JK 正反器。

==時序考量==

*'''建立時間'''（setup time）是講數據佇咧採樣時鐘邊沿採樣到之'''前'''，需要保持穩定上細漢的時間。
*'''維持時間'''（hold time）是講數據佇咧採樣時鐘邊沿採樣到之'''後'''，需要保持穩定上細漢的時間。

佇正反器的數據手冊一般會標示元件的建立時間（tsu）佮維持時間（th），一般會是以奈秒（ns）為單位，有的先進的正反器會使到數百皮秒（ps）。若數據佮控制輸入對採樣時鐘邊沿進前就維持定值，而且時間超過建立的時間，佇咧採樣時鐘邊沿了後就維持定值，而且時間嘛超過維持時間，會當避免正反器的亞穩態現象。

==參見==

* 複振器
* 正回饋
* 死結
* 繼電器
* 靜態隨機存取記憶體
* 彼號樣保持
* 施密特觸發器

==參考資料==

==外部連結==

* FlipFlop Hierarchy , shows interactive flipflop circuits .
* The J-K Flip-Flop

[[分類: 待校正]]

正反器 - 修訂紀錄

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