電路佈局驗證

電路佈局驗證（英語：Layout versus schematic，LVS）是一種電子設計自動化（英語：electronic design automation，EDA）工具，其實功能是驗證特定積體電路佮其原始電路設計之間的差異喔有無各樣。設計規範驗證（英語：design rule check，DRC）可修正而且檢驗佈局（layout）是毋是符合設計規範，猶毋過 DRC 無法度保證佇佈局完全符合設計規範的狀況之下，線路猶原維持設計者的預期，而且 LVS 著愛是這个階段上適合的解決方案。

背景

早至一九七五年，IC 產業佇這方面的需求就開始成長，抑若上早的程式主要針對圖形同構（graph isomorphism）階段進行驗證，亦即較設計圖（schematic）佮佈局（layout）的差異。毋過綴產業進入數位邏輯時代（digital logic），同構的做法愈發侷限，仝款的功能已經有透過其他的方法取代（non-isomorphic）。所以，LVS 的改善進程便依等價驗證（equivalence checking）的方向發展，毋通閣確認同構性（isomorphism）。

電路佈局驗證工具

電路佈局驗證工具藉著識別並讀取佈局中代表電子元件的各種圖形佮連結，產生網路表（netlist），了後會當共類似抑是原始的設計圖 / 電路圖網表加較。

驗證的過程包含有三个步驟 :

一 . 參數的萃取（Extraction）: 驗證工具愛先讀數據檔案，其中主要為各層電路佈局資料，並經過以區域為基礎（area based）的邏輯演算法（logic operations）來測定、定義並參數化佈局結構中各種半導體元件所代表的用途，中亦包括各種單位的連結運算。二 . 數據還原（Reduction）: 工具的運作佇這个階段會提煉出來的參數合併並輸出為一个以佈局（layout）為來源的網表（netlist），同時亦產生一个以設計圖（schematic）為來源的網表（netlist）。三 . 精差比著（Comparison）: 最後將兩个無仝來源的網表（netlist）執行差異較，若結果顯示二表相符，是通過電路佈局驗證，這个時陣這个界定定以 " LVS clean " 來表示這个狀態。

電路佈局驗證軟體

商用 LVS 驗證工具

_ Assura _ , _ Dracula _ and _ PVS _ by Cadence Design Systems
_ L-Edit LVS _ by Tanner EDA
_ Calibre _ by Mentor Graphics
_ Quartz LVS _ by Magma Design Automation
_ IC Validator LVS _ by Synopsys
_ Hercules LVS _ by Synopsys
_ VERI _ and _ HVERI _ by Zeni EDA
_ iLVS _ by JEDAT ( Japan EDA Technologies )